DFT 设计流程自动生成引擎，支持生成设计可测试性分析签核环境，DFT Insertion 环境，DFT 时序参考模式及 SDC, formal 环境及约束文件，DFT 综合环境及约束文件，以及 DFT 代码签核分析流程。
EDA工具的核心基础设施芯片设计龙头企业合作伙伴
Liberty 是用来描述门级单元的时序、功耗、噪声和功能等行为的文本文件，贯穿于数字后端设计的各个阶段。所有与时序分析相关的工具都可以使用本 Liberty Parser 解析 Liberty 文件。
SAIF 全称 Switching Activity Interchange Format（开关行为内部交换格式文件，用于仿真器和功耗分析之间交换信息的ASCII文件），在仿真工具中，设计者利用仿真程序或信号向量使设计中每个器件都发生跳变，把总跳变次数记录在SAIF文件中，以此获取各节点的翻转信息。
SPEF 全称 Standard Parasitic Extraction Format（标准寄生电路提取格式）是集成电路设计流程中 EDA 工具间传递互连线寄生参数的标准媒介文件，它主要用于将寄生信息从一个工具传递到另一个工具。数字电路后端设计工具可以使用本 SPEF Parser 解析 SPEF 文件。
DEF 全称 Design Exchange Format （设计交换格式）是ASCII格式的文件，它描述的是实际的设计，对库单元及它们的位置和连接关系进行了列表，使用DEF来在不同的设计系统间传递设计，同时又可以保持设计的内容不变。用于电路物理 信息交互，是将数字实现前后端连接起来的桥梁。
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自动分析 Design，生成基于商业EDA工具的 DFT 相关的设计文件，以及 DFT 参考架构，适用于各种规模的芯片，极大的缩短项目开发周期，同时解决您技术资源问题。
自动生成 DFT 验证环境，自动生成验证结果报告，便于项目风险管控。根据生成架构，以及 DFT 设计特性自动生成参考 ATE pattern 测试流程，以及 Pattern 列表方案。
